ddr4阻抗要求

地址控制信号阻抗要求36±5ohm，实测主干段线路阻抗在35.6ohm左右，阻抗满足要求。

从阻抗实测的结果来看，基本可以排除PCB制板的问题，所以这个时候从信号完整性的角度开始了我们常规性套路的排查。

首先就是了解一下问题发生的情况，看看哪些现象可能是信号完整性造成的，比如降频是否工作，一般DDRx降频能工作的，基本就可以排除焊接、硬件原理方面的问题，然后集中精力从PCB设计、电源噪声、信号质量及软件配置等方面看看是不是系统时序裕量不足造成的问题。

DDR 走线的阻抗需满足如下要求：单端线阻抗 45Ω±10%，差分线阻抗 75 Ω±10%。同时为了减少 DDR 走线之间的串扰，走线间距 S 不小于 3W。